septembre 2019

SEGGER RISC-V

Segger annonce une prise en charge complète du premier microcontrôleur RISC-V de GigaDevice (GD32V)

SEGGER annonce la prise en charge intégrale du premier microcontrôleur RISC-V basé sur la technologie Flash, disponible dans le commerce, introduit par GigaDevice Semiconductor Inc (GD32V).

Cette prise en charge inclut l'environnement de développement intégré Embedded Studio de SEGGER pour RISC-V, sa sonde de débogage J-Link, le débogueur Ozone leader sur le marché, l'emPack de SEGGER avec embOS RTOS et les bibliothèques logicielles dans les domaines de la communication, du stockage de données, de la compression et de l'IdO, comme ainsi que le portefeuille de programmeurs de production Flasher.

"Ce fut un grand honneur de participer au dévoilement du premier microcontrôleur RISC-V commercial, basé sur la technologie Flash, de GigaDevice à Beijing", a déclaré Rolf Segger. "Nos outils permettent de tirer le meilleur parti de cette nouvelle génération d'appareils. Il s'agit d'une étape importante pour GigaDevice, SEGGER et RISC-V."

Segger Risc-v Gigadevice gd32v
RISC-V - 09/09/2019
Zonamovilidad ES RISC-V

Qu’est-ce que RISC-V, un matériel ouvert sans limites

La différence ici est que, comparé à la plupart des jeux d'instructions, le RISC-V est gratuit et ouvert et peut être utilisé sans aucune redevance, pour permettre à quiconque de concevoir, fabriquer et vendre des puces et des logiciels RISC-V et bien qu’il ne s’agisse pas du premier ISA à architecture ouverte, il revêt une importance particulière, car elle est conçue pour être utilisée dans une large gamme de produits et de périphériques.

À l'heure actuelle, plus de 80 grandes entreprises technologiques qui prennent en charge RISC-V, parmi lesquelles Google, Qualcomm, Nvidia ou IBM et bien d'autres, font partie de la Fondation RISC-V, comme c'est le cas du géant Huawei.

Un processeur RISC-V européen pour 2022

Ils ont souligné la nécessité de construire un processeur européen (...) En outre, il s'agit d'une alternative aux restrictions possibles sur les exportations vers l'Union européenne en raison du niveau croissant de protectionnisme à l'échelle mondiale, ainsi que du fait que la chaîne d'approvisionnement concurrentielle des technologies HPC dans l'UE créera des emplois et stimulera la croissance en Europe.

En ce sens, tout comme BSC a dirigé le développement de processeurs ARM pour HPC, il dirige désormais le développement de processeurs basés sur RISC-V dans EPI, un projet fondé à 100% par EuroHPC avec un budget de 120 millions d’euros développer la technologie de traitement européenne d’ici 2022. Actuellement, EPI est dirigé par Atos / Bull et compte 29 partenaires et centres universitaires de premier plan.

Lire l'article complet en langue espagnole sur Zonamovilidad

 

RISC-V - 09/08/2019
École_polytechnique_fédérale_de_Zurich_risc-v

Formation RISC-V à Munich

L’Ecole Polytechnique fédérale de Zurich annonce une session de formation RISC-V avec Florian Zaruba, ETH, les 16 et 17 octobre 2019, à la maison d’édition de l’Ecole à Munich.

Inscrivez-vous dès maintenant à la formation intensive de 2 jours avec des conférenciers de haut niveau de l'Ecole Polytechnique fédérale de Zurich et de Greenwaves!

La formation aborde la mise en œuvre pratique de cœurs de processeur avec des jeux d'instructions RISC-V en prenant l'exemple de la «plate-forme PULP» de l'Ecole Polytechnique fédérale de Zurich. L'accent est mis sur les deux noyaux «RI5CY» et «Ariane», tous deux commercialisés sous le nom CORE-V via le groupe OpenHW, ainsi que sur le GAP8 de Greenwaves, un SoC à huit noyaux intégré à la plate-forme PULP.

En savoir plus ici: www.training-for-professionals.de/veranstaltungen/risc-v.html

RISC-V - 09/05/2019
AB-Open RISC-V

Nvidia se tourne vers RISC-V pour le cœur de sa puce de recherche RC18

La société d'informatique haute performance Nvidia a décrit en détail un autre de ses produits utilisant l'architecture ouverte ISA (RISC-V Instruction Set Architecture), cette fois en tant que cœur d'entrée / sortie dans un accélérateur d'inférence (accélérateur matériel IA) appelé RC18.

Développé par la société l’année dernière et présenté en détail lors de la conférence Hot Chips, le RC18 est un accélérateur hautes performances pour des charges de travail d’inférence en profondeur, offrant 128 billions d’opérations par seconde dans une conception écoénergétique de 13,5 W. Il est construit autour de 16 éléments de processeur (PE), qui ont chacun huit unités d'accumulation de multiplication vectorielle (MAC). Bien que ces fonctionnalités soient propriétaires, les fonctionnalités d'entrée-sortie et de série sont gérées par un seul cœur principal, construit sur l'architecture du jeu d'instructions RISC-V.

Lire l'article complet en anglais sur AB Open

RISC-V - 09/05/2019
Codasip RISC-V

RISC-V : Meilleurs performances grâce aux optimisations du compilateur

La communauté RISC-V utilise énormément les technologies des compilateurs open source. Les compilateurs C / C ++ les plus largement utilisés aujourd'hui sont GCC par le projet GNU et Clang par le projet LLVM.

Chaque compilateur présente un ensemble d'avantages et d'inconvénients, et la plupart des utilisateurs de RISC-V utilisent aujourd'hui la chaîne d'outils GNU. Cependant, le compilateur Codasip C / C ++ est basé sur LLVM. LLVM est un projet parapluie qui héberge un ensemble de composants connexes de la chaîne d'outils (assembleurs, compilateurs, débogueurs, etc.). LLVM et son interface C / C ++, Clang, offrent de nombreux avantages par rapport à GCC, notamment une compilation plus rapide et une utilisation moindre de la mémoire, des diagnostics expressifs et une architecture basée sur une bibliothèque modulaire qui permet une personnalisation aisée et l’ajout d’extensions personnalisées sous la forme de nouvelles architectures. , instructions et optimisations.

Lire l'article complet en anglais sur Codasip

RISC-V - 09/05/2019

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